<р> Verilog — самый популярный язык описания оборудования (HDL), следующий за VHDL. Он широко используется для проектирования и моделирования цифровых систем и является стандартным языком HDL, поддерживаемым практически всеми современными системами EDA/CAD, предназначенными для проектирования цифровых систем. Во многих странах Европы и США Verilog более популярен, чем конкурирующие языки, что обусловлено, в том числе, из большого количества качественных публикаций, посвященных этому языку. Теперь у польских читателей также есть возможность узнать о возможностях Verilog: помимо лекции, представляющей язык с его формальной стороны, автор включил в книгу примеры его практического использования, в том числе: для реализации ядра микроконтроллера PIC16F8x, интерфейса связи UART и нескольких более мелких функциональных блоков.